Fonctionnalités
PHY :
- Logique PCS qui s'interface de manière transparente avec l'émetteur-récepteur FPGA Intel® Agilex® F-Tile en série à 51,5625 Gbit/s.
Contrôle de la structure de trames :
- Prise en charge des paquets jumbo, définis comme des paquets de plus de 1 500 octets.
- Contrôle de la suppression et du passage par redondance cyclique (CRC) RX (réception). Génération du CRC TX (transmission)
- Option de passage du préambule RX et TX pour les applications qui nécessitent un transfert d'informations de gestion des utilisateurs propriétaire.
- Remplissage de trame automatique TX pour respecter la longueur minimum de 64 octets de la trame Ethernet.
Surveillance et statistiques des trames :
- Vérification du CRC RX et rapport d'erreurs.
- Vérification stricte des SFD RX en option conformément à la spécification IEEE.
- Vérification des paquets malformés RX conformément à la spécification IEEE.
- La signalisation des pannes en option détecte et signale les pannes locales et génère des pannes à distance, avec prise en charge de la clause 66 de la norme Ethernet IEEE 802.3ba-2012.
- Transport Unidirectionnel tel que défini dans la Clause 66 de la norme Ethernet IEEE 802.3-2012.
Débogage et testabilité :
- Retour de boucle local du PMA (TX à RX) en série programmable à l'émetteur-récepteur en série pour les tests d'autodiagnostic.
- Accès optionnel à ADME (Altera Debug Master Endpoint) pour le débogage de la liaison série ou la surveillance de l'intégrité du signal PHY.
Interfaces système utilisateur :
- Interface de gestion Avalon-MM (Avalon® Memory-Mapped) permettant d'accéder aux registres de contrôle et d'état du cœur IP.
- L'interface de chemin de données Avalon® Streaming (Avalon-ST) se connecte à la logique du client.
- Latence de 0 cycle d'horloge prête pour l'interface Avalon-ST TX.
- Contrôle de réinitialisation matériel et logiciel