Cœur IP du FPGA Ethernet 40G MAC et PHY
Le cœur IP du FPGA Ethernet 40G MAC et PHY est conforme à la norme IEEE 802.3ba-2010. L'Ethernet 40 Gbit/s est une norme de l'industrie et est conforme aux fonctions de sous-couche MAC et PHY (PCS+PMA). Elle permet à un FPGA de s'interfacer avec un autre appareil via un module émetteur-récepteur cuivre ou optique. L'IP prend en charge la norme IEEE 1588 v2 avec un horodatage en deux étapes ainsi qu'une capacité de fond de panier sur une variété de FPGA Stratix® ou Arria®.
Lire le manuel d’utilisation de l’IP FPGA™ Ethernet 40G 40G à faible latence ›
Lire le guide de l’utilisateur E-Tile 40G Ethernet FPGA IP à faible latence ›
Lire le guide de l’utilisateur du cœur IP Ethernet 40 Gbit/s à faible latence Stratix® 10 ›
Lire le manuel d'utilisation du cœur IP Ethernet 40 Gbit/s à faible latence ›
Lire le manuel d'utilisation de la fonction MAC et PHY MegaCore Ethernet 40 et 100 Gbit/s ›
Lire le manuel d'utilisation de l'exemple de conception Ethernet 40G à faible latence ›
Cœur IP du FPGA Ethernet 40G MAC et PHY
Caractéristiques
- Conforme à la norme Ethernet 40 Gbit/s IEEE 802.3ba-2010.
- IP matérielle de la fixation du support physique (PMA) XLAUI et interface externe constituée de voies d'émetteur-récepteur en série fonctionnant chacune à 10,3125 Gbit/s.
- IP logicielle de sous-couche de codage physique (PCS) 40 GbE implémentée dans FPGA fabric.
- IP logicielle MAC 40 GbE avec ensemble de fonctionnalités configurables.
- Options prises en charge :
- 40 GbE.
- MAC+PHY, PHY seul ou MAC seul.
- Émetteur-récepteur plus récepteur (duplex complet), émetteur uniquement ou récepteur uniquement.
- Matériel vérifié comme prenant pleinement en charge le trafic filaire à 40 Gbit/s.
- Surveillance du BER (bit error rate) PCS.
- Générateur et vérificateur de modèles de test PCS programmables.
- DIC (Deficit idle count).
- Contrôle de flux Ethernet automatique.
- Insertion programmable du contrôle de redondance cyclique (CRC) de l'émetteur (TX) MAC et suppression du CRC du récepteur (RX).
- Longueur maximale de la trame de réception programmable jusqu'à 9 600 octets.
- Adresse MAC programmable et filtrage des paquets de récepteur (RX) basé sur l'adresse MAC.
- Modes de fonctionnement MAC transparent (promiscuous) et filtré (non-promiscuous).
- Filtrage programmable des trames MAC reçues avec CRC, erreur de trame surdimensionnée et sous-dimensionnée.
- Filtrage de réception des trames de contrôle (contrôle de pause et/ou de non-pause).
- Suppression du remplissage à la réception contrôlable par l'utilisateur.
- Insertion automatique de remplissage de transmission.
- Signaux de sortie d'état des statistiques pour l'implémentation des compteurs de statistiques externes.
- Module de compteurs de statistiques 64 bits en option pour RMON (RFC 2819), MIB de type Ethernet (RFC 3635) et MIB de groupe d'interface (RFC 2863).
- Signalisation programmable des défauts de liaison.
- Passage de préambule en option.
- Interface Avalon® Streaming (Avalon-ST) pour le chemin de données MAC vers l'application client avec le début de paquet (SOP) dans l'octet le plus significatif (MSB) de la voie 0 de 64 bits en cas d'utilisation de l'option adaptateur (256 bits à 312,5+ MHz).
- Interface de streaming personnalisée avec SOP possible sur toute voie MSB 64 bits lorsque l'option adaptateur n'est pas utilisée.
- Interface Avalon® Memory Mapped (Avalon-MM) 32 bits pour le contrôle et la surveillance du MAC, du PCS, du PMA et du module à fibre optique externe.
- Interfaces MDIO (management data input/output) ou en série à 2 fils pour gérer les différents modules optiques.
- Tests de performance et de fonctionnement réussis avec des équipements de test Ethernet 40/100 Gb.
Statut IP
Statut de commande | Production |
Codes de commande | |
Fonction Ethernet MAC et PHY MegaCore 40 et 100 Gbit/s | IP-40GEMAC IP-40GEPHY IP-100GEMAC IP-100GEPHY IP-40GEMACPHY IP-100GEMACPHY IP-40GBASEKR4PHY |
Cœur IP Ethernet 40 Gbit/s à faible latence | Ethernet MAC et PHY 40G à faible latence : IP-40GEUMACPHY Ethernet MAC et PHY 40G à faible latence avec 1588 : IP-40GEUMACPHYF Ethernet 40G MAC et 40GBASE-KR4 PHY avec FEC à faible latence : IP-40GBASEKR4PHY |
FPGA IP Ethernet 40G E-tile à faible latence | IP–40GETILEMAC |
Cœur Ethernet 100-Gbit/s à faible latence | Ethernet 100G MAC et PHY à faible latence : IP-100GEUMACPHY MAC et PHY Ethernet 100G à faible latence avec 1588 : IP-100GEUMACPHYF |
Voir aussi…
Cartes de développement
- Kit de développement pour FPGA Stratix® 10 GX
- Kit de développement de l'intégrité du signal pour FPGA Stratix® 10 GX
- Kit de développement pour FPGA Arria® 10 GX
- Kit de développement de l'intégrité du signal pour émetteur-récepteur FPGA Arria® 10 GX
- Kit de développement 100 G, édition Stratix V GX
- Kit de développement FPGA Stratix® V GX
- Kit de développement 100 G, édition Stratix IV GT
Autres ressources
Trouvez des produits IP
Trouvez les cœurs de propriété intellectuelle pour FPGA Altera® qui répondent à vos besoins.
Assistance technique
Pour obtenir de l’assistance technique sur ce cœur IP, veuillez consulter les ressources d’assistance ou assistance Intel® Premier. Vous pouvez également rechercher des rubriques connexes sur cette fonction dans le centre de connaissances et les communautés.
Évaluation et achat de produits IP
Mode d'évaluation et informations d'achat concernant les cœurs de propriété intellectuelle pour FPGA Altera®.
IP Base Suite
Licences gratuites des cœurs IP pour FPGA Altera® avec une licence active pour le logiciel Quartus® Prime édition Standard ou Pro.
Exemples de modèles
Téléchargez des exemples et des modèles de conception pour dispositifs FPGA Altera®.
Contact commercial
Contactez le service commercial pour discuter de vos besoins en matière de conception et d'accélération de produits FPGA Altera®.