FPGA Intel® IP Ethernet 25G

Le cœur IP du FPGA Intel Ethernet 25G, accompagné de différentes fonctionnalités en option, est également disponible en tant qu'IP matériel sur les appareils Intel® Stratix® 10 avec E-Tiles. Consultez la page IP matériel E-Tile pour Ethernet pour en savoir plus.

Caractéristiques

PHY :

• Une logique PCS logicielle qui s'interface de manière transparente avec le FPGA Intel® Stratix® 10 à 25,78125 Gbit/s ou les émetteurs-récepteurs série à 10,3125 Gbit/s.
• Prise en charge de la reconfiguration dynamique entre les débits de données Ethernet de 25,78125 Gbit/s et 10,3125 Gbit/s.
• Correction d'erreur de transfert (FEC) Reed-Solomon en option.

Contrôle de la structure de trames :

• Prise en charge des paquets jumbo, définis comme des paquets de plus de 1 500 octets.
• Contrôle de la suppression et du passage par redondance cyclique (CRC) RX (réception).
• Génération et insertion du CRC TX (transmission)
• Option de passage du préambule RX et TX pour les applications qui nécessitent un transfert d'informations de gestion des utilisateurs propriétaire.
• Remplissage de trame automatique TX pour respecter la longueur minimum de 64 octets de la trame Ethernet.

Surveillance et statistiques des trames :

• Vérification du CRC RX et rapport d'erreurs.
• Vérification des paquets malformés RX conformément à la spécification IEEE.
• Compteurs de statistiques en option.
• La signalisation des pannes en option détecte et signale les pannes locales et génère des pannes à distance, avec prise en charge de la clause 66 de la norme Ethernet IEEE 802.3ba-2012.
• Transport Unidirectionnel tel que défini dans la Clause 66 de la norme Ethernet IEEE 802.3-2012.

Contrôle de flux :

• Norme IEEE 802.3 Clause 31 et contrôle de flux IEEE 802.1Qbb basé sur la priorité.

Prise en charge du protocole PTP (precision time protocol) :

• Prise en charge du protocole de synchronisation de l'horloge de précision (1588 PTP) de la norme IEEE 1588-2008. Cette fonctionnalité prend en charge la vitesse de fonctionnement de PHY avec une précision d'horodatage constante de ± 3 ns et une précision d'horodatage dynamique de ± 1 ns.

Débogage et testabilité :

• Retour de boucle local du PMA (TX à RX) en série programmable à l'émetteur-récepteur en série pour les tests d'autodiagnostic.
• Capacité d'insertion d'erreurs TX.
• Accès à ADME (Altera Debug Master Endpoint) en option pour le débogage de la liaison série ou la surveillance de l'intégrité du signal PHY.

Interfaces système utilisateur :

• Interface de gestion Avalon-MM (Avalon® Memory-Mapped) permettant d'accéder aux registres de contrôle et d'état du cœur IP.
  
• L'interface de chemin de données Avalon® Streaming (Avalon-ST) se connecte à la logique du client.
• Latence de 0 ou 3 cycles d'horloge prête à être configurée pour l'interface Avalon-ST TX.
• Contrôle de réinitialisation matériel et logiciel