Intel® FPGA IP XAUI PHY
Le cœur XAUI PHY Intel® FPGA IP vous permet de construire facilement des systèmes avec une connexion Ethernet 10G à très haut débit. Ce XAUI PHY associé à un cœur IP de couches MAC (media access control) 10 GbE permet à un FPGA Intel de s'interfacer à un réseau 10 GbE par le biais de divers appareils externes, notamment un appareil 10 GbE PHY ou un module d'émetteur-récepteur optique.
Lire le guide de l'utilisateur du cœur IP de l'émetteur-récepteur série V PHY ›
Lire le guide de l’utilisateur de l’émetteur-récepteur Arria® 10 PHY ›
Intel® FPGA IP XAUI PHY
Vous pouvez mettre en œuvre le XAUI PHY en silicium dur dans les FPGA Intel 65 nm et 40 nm avec des émetteurs-récepteurs en série plus rapides que 3 Gbit/s. Les fonctions de gestion PHY sont mises en œuvre dans l'IP logicielle. Dans les familles FPGA Intel 20 nm et au-delà, il est possible de mettre en œuvre un XAUI PHY dans l'IP logicielle.
Caractéristiques
- Solution Ethernet 10 G (XAUI) PHY complète pour 4x interface externe en série 3,125 Gbit/s
- PHY composé d'une sous-couche de codage physique (PCS) 10GBASE-X, d'un attachement au support physique (PMA), d'une sous-couche XGMII Extender (XGXS), d'un Ethernet 10G (XAUI) et de fonctions de gestion PHY
- Interface directe avec Intel® FPGA 10GbE MAC pour une solution complète
- Connexion directe XAUI PHY standard (4X 3,125 Gbit/s) pour les applications de type puce à puce, puce à module optique, puce à appareil PHY, fond de panier et câble court
- PHY et XAUI PCS soft pris en charge sur de nombreuses familles d'appareils FPGA, y compris : Stratix® IV, Stratix® V, Arria® V, et Arria® 10 FPGA avec émetteurs-récepteurs série
- Prise en charge des DPRIO (Dynamic partial reconfigurable I/O) dans les émetteurs-récepteurs en série pour s'adapter aux diverses caractéristiques des canaux XAUI et aux appareils dans les systèmes en cours de fonctionnement
- Mise en œuvre des fonctions XAUI PHY Ethernet standard : codage/décodage des bits de données et de contrôle 8b/10b et synchronisation par voie, sérialisation/désérialisation (SERDES) des données vers et depuis 4x ligne 3,125 Gbit/s, alignement des quatre voies de données du récepteur, et adaptation du débit du récepteur pour compenser la fréquence d'horloge
- Loopback local en série de l'émetteur au récepteur au niveau de l'émetteur-récepteur série de l'appareil pour les auto-tests
- Interfaces Système interne hautes performances
- Intel® FPGA Avalon® Streaming (Avalon-ST) SDR XGMII, 72 bits à 156,25 Mbit/s pour le transfert de données
- Intel® FPGA Avalon® à mémoire mappée (Avalon-MM) 32 bits pour la gestion des agents
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