FGPA Intel® IP 10GBASE-R PHY
Le cœur de propriété intellectuelle (IP) Intel® FPGA 10GBASE-R PHY permet de se connecter directement avec tout module optique XFP ou SFP+ ou avec tout appareil externe doté d'interfaces XFI et SFI.
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FGPA Intel® IP 10GBASE-R PHY
Le cœur IP PHY peut être utilisé soit avec Intel® FGPA IP pour MAC Ethernet 10G, soit avec un MAC Ethernet développé par le client via une interface XGMII standard fonctionnant à 156,25 Mbit/s.
Ce cœur IP PHY est mis à disposition dans le cadre de la fonctionnalité d'émetteur-récepteur des FPGA Intel®.
Caractéristiques
- PHY est constitué d'une sous-couche de codage physique (PCS) 10GBASE-R, d'un attachement au support physique (PMA) de 10,3125 Gbit/s et de fonctions de gestion PHY.
- Interface directe avec le FPGA Intel 10GbE MAC pour une solution single-chip complète.
- PHY intégré au silicium dur dans les FPGA Intel® Arria® 10, Stratix® V et Arria V GZ avec émetteurs-récepteurs en série à 10,3125 Gbit/s. Un PCS 10GBASE-R logiciel est également disponible pour les FPGA Stratix® IV GT et Arria® V (GT et ST).
- Connexion série directe à 10,3125 Gbit/s pour le puce à puce, le puce à module optique, puce à appareil PHY et les applications de fond de panier.
- Prise en charge des DPRIO (Dynamic partial reconfigurable I/O) dans les émetteurs-récepteurs en série pour s'adapter aux diverses caractéristiques des canaux 10GBASE-R et aux appareils dans les systèmes en cours de fonctionnement
- Mise en œuvre des fonctions Ethernet standard 10GBASE-R PHY : encodage ou décodage 64b/66b, embrouillage/désembrouillage, adaptation du débit du récepteur pour compenser la fréquence d'horloge, gear-boxing 66b/16b, sérialisation/désérialisation des données vers et depuis une ligne à 10.3125 Gbit/s.
- Détection de l'état de défaillance de la liaison de réception.
- Retour de boucle local en série de l'émetteur au récepteur au niveau de l'émetteur-récepteur série à des fins de test.
- Option IEEE 1588 v2 pour un horodatage de haute précision.
- Interfaces Système interne hautes performances
- Intel® FPGA Avalon® Streaming (Avalon-ST) Single Data Rate (SDR) XGMII, 72 bits à 156,25 Mbit/s pour le transfert de données
- Intel® FPGA Avalon® à mémoire mappée (Avalon-MM) 32 bits pour la gestion secondaire
- Conforme à la norme IEEE 802.3 10GbE, clauses 46, 49 et 51.
- A passé avec succès les tests de validation MAC et PCS 10 Gbit/s de l'Université du New Hampshire Interoperability Lab (UNH-IOL).
Mesures de qualité IP
Basique |
|
---|---|
L'année IP a été publiée |
2015 |
Première version du logiciel Intel® Quartus® Prime prise en charge |
16,1 |
Codes de commande |
IP-10GMRPHY : Intel® Arria® 10 IP-10GBASERPCS : Cyclone® série V IP-10GMRPHY : Intel Cyclone® 10 IP-10GETHMAC : MegaCore MAC Ethernet 10 Gbit/s |
Statut |
Production |
Livrables |
|
Les livrables des clients comprennent les éléments suivants : Fichier de conception (code Target ou netlist) Modèle de simulation pour ModelSim* - Intel FPGA Edition Contraintes de mise en page et/ou de mise en page Documentation avec contrôle de révision Fichier readme |
Y |
Tout livrable de clients supplémentaire fourni avec l'IP |
|
GUI de paramétrage permettant à l'utilisateur final de configurer l'IP |
Y |
Le noyau IP est activé pour le support du mode d'évaluation de l'Intel FPGA IP. |
Y |
Langage source |
Verilog |
Langage Testbench |
|
Pilotes logiciels fournis |
N |
Prise en charge OS du pilote |
|
Mise en œuvre |
|
Interface utilisateur |
Single Data Rate XGMII / GMII / GMII 16 bits (Data Path), Avalon-MM (gestion) |
Métadonnées IP-XACT |
N |
Vérification |
|
Simulateurs pris en charge |
Mentor Graphics*, Synopsys*, Cadence* |
Matériel validé |
Intel® Stratix® 10, Intel® Arria® 10 |
Réalisation de tests de conformité aux normes de l'industrie |
Y |
Si oui, quel(s) test(s) ? |
46, 49 et 51 |
Si oui, sur quel(s) dispositif(s), FPGA Intel ? |
|
Si oui, date exécutée |
|
Si non, est-il planifié ? |
N |
Interopérabilité |
|
L'IP a passé des tests d'interopérabilité |
N |
Si oui, sur quel(s) dispositif(s), FPGA Intel ? |
|
Rapports d'interopérabilité disponibles |
N |
Voir aussi…
Documentation
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