Turbo Intel® FPGA IP

Les codes de canal de correction d'erreur directe (FEC) améliorent généralement l'efficacité énergétique des systèmes de communication sans fil. Les codes Turbo sont adaptés aux communications mobiles 3G et 4G et aux communications par satellite. Vous pouvez utiliser les codes Turbo dans d'autres applications qui nécessitent un transfert d'informations fiable sur des liaisons de communication à largeur de bande ou à temps de latence limité, en présence de bruit corrompant les données. 4G Turbo-V Intel® FPGA IP comprend un accélérateur de liaison descendante et de liaison montante pour vRAN et inclut Turbo Intel® FPGA IP.

Manuel d'utilisation de Turbo Intel® FPGA IP ›

Manuel d'utilisation de Turbo-V Intel® FPGA IP ›

Turbo Intel® FPGA IP

Présentation des accélérateurs de liaison descendante et de liaison montante Intel® FPGA IP Turbo-V.

Caractéristiques du produit

Fonctionnalité IP (accélérateur de liaison descendante)

  • Attachement du code de redondance cyclique (CRC) du bloc de code
  • Encodeur Turbo
  • Outil de rate matching avec :
    • Entrelaceur de sous-blocs
    • Collecteur de bits
    • Sélecteur de bits
    • Élagueur de bits
  • Ajoute de la redondance aux données sous forme d'informations de parité

Fonctionnalité IP (accélérateur de liaison montante)

  • Désentrelaceur de sous-bloc
  • Décodeur Turbo avec vérification CRC
  • Exploite la redondance pour corriger un nombre raisonnable d'erreurs de canal

Spécifications des performances

  • Conformité 3GPP LTE avec prise en charge des tailles de blocs de 40 à 6 144

Interfaces utilisateur et système

  • Interfaces d'entrée et de sortie Avalon®-Streaming (Avalon-ST)

Capacités de débogage et de test

  • Fournit des modèles C et MATLAB au bit près pour la simulation des performances et la génération de vecteurs de test RTL.
  • Testbench et design d'exemples disponible

Statut IP

Codes de commande Statut
Turbo : IP-TURBO Production
Turbo-V : IP-TURBOV Production
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