LDPC Intel® FPGA IP

Intel abandonne la propriété intellectuelle (IP) pour LDPC. Vous trouverez plus d'informations dans la notification d'abandon de produit (PDN2208).

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LDPC Intel® FPGA IP

Contrôle de parité à faible densité 5G

Les codes de contrôle de parité à faible densité (LDPC) sont des codes de correction d'erreurs linéaires qui permettent de transmettre des messages sur des canaux bruyants. Le processeur FPGA Intel 5G Low-Density Parity Check (LDPC) d'Intel est un codeur ou décodeur à haut débit conforme à la spécification 5G du 3rd Generation Partnership Project (3GPP). Les codes LDPC offrent une plus grande efficacité spectrale et prennent en charge le haut débit pour la nouvelle radio 5G (NR). Avec la flexibilité d'Intel FPGA , les diverses configurations peuvent être conçues et mises en œuvre et reconçues pour prendre en charge tout changement de graphiques de base et de taux de code, Z et la largeur LR

Caractéristiques

DOCSIS 3.1

Décodeur

Commutage à la vol entre le code

WiMedia 1.5

Encodeur/décodeur

Longueur variable des mots de code

Possibilité de basculer à la volée entre le code

Prise en charge de un trame court et long

DVB-S2

Encodeur

NASA

Encodeur/décodeur (conforme CCSDS)

Architecture de faible ressource en option disponible

Décodage MSA ou de couches

Modèles MATLAB* précis au bit-près pour la simulation
Tout voir Voir moins

Tous les décodeurs ont une :

  • Modèles MATLAB
  • Architecture à double mémoire pour réduire la latence et le débit
  • C'est le critère d'arrêt précoce
  • Paramètres pour :
  • parallélisme d'entrée
  • Décodage du parallélisme
  • Largeur LLR
  • Facteur d'atténuation

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