FPGA AI Suite
FPGA AI Suite permet aux concepteurs de FPGA, aux ingénieurs de Machine Learning et aux développeurs de logiciels de créer efficacement des plateformes d'IA FPGA optimisées. Les utilitaires de la suite accélèrent le développement des FPGA pour l'inférence de l'IA en utilisant des frameworks familiers et populaires tels que TensorFlow ou PyTorch et le kit d'outils OpenVINO, tout en tirant parti de flux de développement FPGA robustes et éprouvés avec le logiciel Quartus Prime.
FPGA AI Suite
Avantages
Hautes performances
Les FPGA Agilex™ 7 série M peuvent atteindre des performances théoriques maximales de 88,5 INT8 TOPS, ou 3 679 images Resnet-50 par seconde avec un taux d’utilisation FPGA de 90 %.1
Faible coût total de possession grâce à une intégration facile du système
Intégrez une IP d'IA à d'autres composants du système pour réduire l'encombrement, la consommation d'énergie et le temps de latence.
Prise en charge préliminaire de l'IA
Utilisez votre interface d'IA préférée telle que TensorFlow, Caffe, Pytorch, MXNet, Keras et ONNX.
Flux simples et standards
Créez et ajoutez des IP d'inférence de l'IA aux designs de FPGA (existants comme nouveaux) avec le logiciel Quartus Prime ou Platform Designer.
Accès à des modèles pré-entraînés
FPGA AI Suite prend en charge la plupart des modèles d'Open Model Zoo.
Conversion transparente des modèles pré-entraînés
Le kit d'outils OpenVINO convertit les modèles de la plupart des frameworks standard en représentations intermédiaires.
Génération d'une IP IA optimisée en un clic
FPGA AI Suite génère de manière transparente une IP d'inférence d'IA optimale à partir d'un modèle d'IA pré-entraîné, en parcourant l'espace de conception pour obtenir des objectifs optimaux en termes de ressources et de performances.
Validation précoce du modèle sans matériel
Une émulation logicielle précise2 du bit de l’IP d’inférence IA est disponible via l’interface du plug-in OpenVINO, ce qui permet une évaluation plus rapide de la précision du modèle sans matériel.
Flux de développement d'inférence de l'IA FPGA
Le flux de développement combine de manière transparente un flux de travail matériel et logiciel dans un flux de travail générique d'IA de bout en bout. Les étapes sont les suivantes :
1. L'optimiseur de modèle OpenVINO convertit votre modèle pré-entraîné en fichiers de réseau de représentation intermédiaire (.xml) et en fichiers de poids et de biais (.bin).
2 Le compilateur FPGA AI Suite est utilisé pour :
- Fournir une estimation de la surface ou des mesures de performance pour un fichier d'architecture donné ou produire un fichier d'architecture optimisé. (L'architecture fait référence aux paramètres de l'IP d'inférence tels que la taille du réseau PE, les précisions, les fonctions d'activation, la largeur des interfaces, la taille des fenêtres, etc.)
- Compilez les fichiers de réseau dans un fichier .bin avec des partitions de réseau pour le FPGA et processeur (ou les deux) ainsi que des poids et des biais.
3. Le fichier .bin compilé est importé par l'application d'inférence de l'utilisateur au moment de l'exécution.
- Les interfaces de programmation d'applications (API) d'exécution comprennent l'API du moteur d'inférence (partition d'exécution du processeur et du FPGA, programmation de l'inférence) et l'API du FPGA (mémoire DDR, blocs matériels du FPGA).
4. Des modèles de référence sont disponibles pour présenter les opérations de base de l'importation de fichier .bin et de l'exécution de l'inférence sur FPGA avec des CPU hôtes (x86 et Arm) ainsi que des opérations d'inférence sans hôte.
5. L’émulationlogicielle de l’IP FPGA AI Suite est accessible via l’interface du plug-in OpenVINO permettant une évaluation plus rapide de la précision de FPGA IP IA sans accès au matériel (disponible pour Agilex™ 5 FPGA uniquement).
Remarques :
Appareils pris en charge : Agilex™ 5 FPGA, Agilex™ 7 FPGA, Cyclone® 10 GX FPGA, Arria® 10 FPGA
Réseaux, couches et fonctions3 d’activation testés :
- ResNet-50, MobileNet v1/v2/v3, YOLO v3, TinyYOLO v3, UNET, i3d
- 2D Conv, 3D Conv, Fully Connected, Softmax, BatchNorm, EltWise Mult, Clamp
- ReLU, PReLU, Tanh, Swish, Sigmoïde, réciproque
Architectures au niveau du système
FPGA AI Suite est une solution flexible et configurable pour une variété de cas d'utilisation au niveau du système. La Figure 1 présente les différentes façons d'intégrer une IP FPGA AI Suite dans un système. Les cas d'utilisation couvrent différents secteurs verticaux, des plateformes embarquées optimisées aux applications avec des CPU hôtes (processeurs Intel® Core™, processeurs Arm) en passant par les environnements de centres de données avec des processeurs Intel® Xeon®. Cette solution prend en charge les designs sans hôte et les processeurs logiciels tels que les processeurs Nios® V.
Figure 1 : Topologies typiques des systèmes Intel FPGA AI Suite
Déchargement du processeur
Accélérateur d'IA
Déchargement du processeur multifonction
Accélérateur d'IA + Fonction matérielle supplémentaire
Ingestion / Traitement en ligne + IA
Accélérateur d'IA + Ingestion directe et streaming de données
FPGA SoC embarqué + IA
Accélérateur d'IA + Ingestion directe et streaming de données + Fonction matérielle +
Processeurs Arm ou Nios® V embarqués
Parcours guidé FPGA la conception de l’IA
Explorez le parcours guidé interactif de design du FPGA AI, qui fournit des conseils étape par étape pour développer des designs de propriété intellectuelle (IP) en matière d'IA.
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Infos sur les produits et leurs performances
Les performances varient en fonction de l'utilisation, de la configuration et d'autres facteurs. Pour en savoir plus, consultez le site www.Intel.com/PerformanceIndex.
Les résultats de performance s'appuient sur les tests réalisés aux dates indiquées dans les configurations et peuvent ne pas refléter toutes les mises à jour de sécurité disponibles. Voir la sauvegarde pour obtenir des détails de configuration. Aucun produit ou composant ne saurait être totalement sécurisé.
Vos coûts et résultats peuvent varier.
Les différences d'arrondi mineures entre l'émulation logicielle et le matériel se traduisent généralement par des différences inférieures à deux unités de moindre précision (ULP).