FPGA SoC Cyclone® V SE
Cyclone® V SE FPGA est optimisé pour un coût système et une puissance réduits grâce au système de processeur MPCore ARM® Cortex-A9® intégré pour les applications d’émetteur-récepteur de 614 Mbit/s à 3,125 Gbit/s.
FPGA SoC Cyclone® V SE
Avantages
Faire plus avec moins de puissance, de temps de conception et de coûts
Construit sur la technologie de processus basse consommation 28 nm (28LP) de TSMC, y compris une abondance de blocs de propriété intellectuelle (IP) durs, vous permettant de vous différencier et d’en faire plus.
Capacités d’intégration et de différenciation logiques
Il offre un module logique adaptatif (ALM) à 8 entrées et des blocs de traitement du signal numérique (DSP) à précision variable, permettant jusqu’à 13,59 mégabits (Mo) de mémoire embarquée.
Système de processeur dur (HPS) avec processeur ARM® Cortex-A9® MPCore intégré
Intégration étroite d’un processeur ARM® Cortex-A9® MPCore double cœur, d’une IP matérielle et d’un FPGA dans un seul système sur puce (SoC) Cyclone® V. Il prend en charge une bande passante maximale de plus de 128 Gbit/s avec une cohérence de données intégrée entre le processeur et la structure FPGA.
Applications
Efficacité énergétique pour les disques de nouvelle génération
Répond aux exigences de complexité et de performance : boucles de contrôle rapides ; Les performances DSP et de calcul prennent en charge plusieurs protocoles Ethernet industriel (IE), l’évolutivité pour le contrôle multiaxes et les systèmes d’entraînement intégrés. Améliore le délai de mise sur le marché grâce à l’évolutivité, à la flexibilité et à la réutilisation du matériel et de la conception, et prend en charge la sécurité fonctionnelle IP et le flux d’outils : permet d’économiser jusqu’à 24 mois dans le processus de certification de sécurité.
Surveillance par télévision en circuit fermé IP
Capable de gérer l’interface du capteur (sans colle pour la connectivité parallèle ou série à grande vitesse), l’ensemble du pipeline de capteurs d’image ou ISP, le traitement unique de l’image pour les capteurs CMOS à large gamme dynamique, le contrôle optimisé du moteur pour le panoramique et l’inclinaison, la compression vidéo sur puce, la mise à l’échelle, l’analyse, les contrôleurs Ethernet et la possibilité de se connecter à des encodeurs hors puce ou à des périphériques PHY pour la diffusion, les marchés des caméras analogiques ou IP.
Caméra IP haute définition (HD)
La prochaine génération de caméras IP HD pour intégrer le DSP (traitement d’image) et le FPGA (analyse vidéo HD) dans une seule puce SoC FPGA fournissant des analyses vidéo HD 1080p avec une large plage dynamique. L’analyse vidéo HD pourrait s’exécuter sur l’un des cœurs ARM avec une logique supplémentaire dans l’infrastructure FPGA. Dans ce cas, une plage dynamique étendue est ajoutée au traitement du signal d’image dans le SoC FPGA.
Points forts
Blocs mémoire embarqués
- M10K : blocs de mémoire de 10 kilobits (Ko) avec code de correction d’erreur logicielle (ECC).
- Bloc de matrice logique de mémoire (MLAB) : LUTRAM distribué 640 bits où vous pouvez utiliser jusqu’à 25 % des ALM comme mémoire MLAB.
E/S à usage général
- Récepteur de signalisation différentielle basse tension (LVDS) de 875 mégabits par seconde (Mbps) et émetteur LVDS de 840 Mbit/s.
- Interface mémoire externe 400 MHz/800 Mbit/s.
- Terminaison sur puce (OCT).
- Prise en charge de 3,3 V avec une force d’entraînement allant jusqu’à 16 mA.
Interface de la mémoire externe
Dans les appareils SoC Cyclone® V, un contrôleur de mémoire dure supplémentaire dans le HPS prend en charge les appareils DDR3, DDR2 et LPDDR2 SDRAM.
Système processeur matériel (HPS)
Le HPS se compose d’un processeur double cœur Arm* Cortex* -A9 MPCore*, d’un riche ensemble de périphériques et d’un contrôleur de mémoire SDRAM multiport partagé.
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