Conception de FPGA pour les secteurs militaire, aérospatial et gouvernemental
Exemples de design RF direct
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Vidéo de conception : agilité et fonctionnalités large bande pour les FPGA Intel® série Direct RF
Vidéo sur le cockpit ADC/DAC pour Intel Stratix 10 AX
Vidéo d'exemple de design de canalisateur à large bande
Vidéo d'exemple de conception de formateur de faisceaux à retardement
Fiches solutions |
Descriptif |
Caractéristiques |
Applications |
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Pour aider les nouveaux utilisateurs à comprendre plus rapidement les capacités des FPGA Intel® Direct RF et leur offrir une capacité d'évaluation prête à l'emploi, Intel a développé un exemple de conception d'un cockpit pour convertisseur analogique-numérique (ADC) ou convertisseur numérique-analogique (DAC). Ce design comporte une interface utilisateur graphique (GUI) permettant d'explorer et de configurer les blocs de tuiles analogiques en fonction d'une variété de paramètres. Ceux-ci comprennent la configuration des modes de décimation ou d'interpolation des convertisseurs ascendants/descendants, la fréquence centrale des tuners de parcours et de précision, le réglage des modes de bouclage, la fréquence d'échantillonnage, et bien plus encore. |
Taux d'échantillonnage jusqu'à 64 GSPS Configuration NCO Paramètres des modes de décimation/d'interpolation Visualiseur de formes d'onde ADC Générateur de forme d'onde DAC Synchronisation multi-ports Caractérisation des performances RF Prend en charge les kits de développement pour FPGA Intel® Stratix® 10 AX et Intel Agilex® 9 |
Évaluation ADC/DAC |
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| Intel a développé un exemple de conception de canalisateur à large bande afin de présenter les capacités du FPGA Intel® Direct RF. Cette conception comporte une banque de filtres polyphasés développé à l'aide d'un outil de conception DSP Builder for Intel® FPGAs destiné aux développeurs DSP. Les données provenant du convertisseur analogique-numérique (ADC) sont acheminées vers le bloc de canalisation qui comprend un filtre polyphasé prototype et un bloc FFT à 64 phases. | Taux d'échantillonnage à 64 GSPS Visionneur spectral dynamique Visionneur de spectrogramme DSP Builder for Intel FPGA Prend en charge les kits de développement des FPGA Intel® Stratix® 10 AX et FPGA Intel Agilex® 9 |
Contre-mesures électroniques Matériel de test et de mesure Systèmes de communication |
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| Formateur de faisceaux à retardement | La formation de faisceaux numériques à retardement offre une résolution angulaire arbitraire, des faisceaux simultanés à différents angles et ne fait aucun compromis sur la qualité. Cette conception comporte un filtre rééchantillonneur à fréquence d'échantillonnage élevée et à retard fractionnaire dans le moteur temporisé développé à l'aide d'un outil de conception DSP Builder for Intel® FPGAs destiné aux développeurs de DSP. Le moteur temporisé comporte quatre instances pour prendre en charge quatre faisceaux simultanés, chaque faisceau étant indépendant et contrôlé séparément. |
Taux d'échantillonnage à 64 GSPS Réseau de 8 éléments RX 14 faisceaux avec une bande passante de 1,6 GHz Filtre de retard fractionnel Synchronisation du réseau à commande de phase RX DSP Builder for Intel FPGA |
Radar AESA (Active electronically scanned array, Radar à antenne active) Radar et sonar Communication à large bande Radioastronomie |
| Synchronisation de plusieurs appareils | Pour présenter la capacité de synchronisation des FPGA Intel® Direct RF, Intel a développé un exemple de conception de synchronisation de plusieurs appareils. Cette conception démontre la liaison déterministe de latence entre deux nœuds de convertisseur analogique-numérique (ADC) ou numérique-analogique (DAC) par le protocole JESD204C de sous-classe 1, l'alignement de latence et l'alignement de phase entre les différents ports dans les appareils locaux et à distance. | Taux d'échantillonnage de 51,2 GSPS Synchronisation du réseau à commande de phase RX et TX Interconnexion FPGA déterministe |
Radar AESA (Active electronically scanned array, Radar à antenne active) Radar et sonar Contre-mesures électroniques |
| Fonctionnalités à large bande et d'agilité | L'exemple de conception de fonctionnalités à large bande et d'agilité démontre la capacité de saut de fréquence dans les FPGA Intel® Direct RF et comment cette capacité, combinée à la surveillance à large bande, constitue un avantage significatif pour certaines applications. | Prise en charge d'un taux d'échantillonnage à 64 GSPS Récepteur primaire à large bande : 32 GHz IBW Bande de seconde à bande étroite : 4 GHz IBW Agilité du saut de fréquence Agilité du flux d'étalonnage ADC Mesure de la latence en temps réel Visionneur de signaux Kits de développement des FPGA Intel® Stratix® 10 AX et FPGA Intel Agilex® 9 |
Systèmes de radar Systèmes de guerre électronique (EW) Systèmes de communication |
| Classification des formes d'onde | Intel® FPGA AI Suite peut être utilisé dans la conception de FPGA pour traiter le flux d'un signal analogique en temps réel. Intel a développé un exemple de classification des formes d'onde qui montre comment classer le type de modulation d'un signal RF à l'aide d'un réseau neuronal spécialement formé. Le signal analogique modulé est échantillonné à l'aide d'un convertisseur intégré analogique/numérique, passe par un prétraitement du signal numérique et est transmis à l'Intel FPGA AI Suite IP, là où l'inférence du réseau neuronal est exécutée. | 1 canal RX sur la tuile Intel® Stratix® 10 AX en mode x32 à 48 GSPS Application embarquée utilisant le FPGA SoC avec Intel FPGA AI Suite IP Classifier des signaux RF en temps réel à l'aide d'un réseau neuronal convolutif avec Intel FPGA AI Suite IP et OpenVINO Prétraitement du streaming avec augmentation des données en ligne Ensemble de données EagleNet avec 7 classes de formes d'onde : AM, FM, CW, OFDM, QPSK, rampe, bruit de fond Kit de développement pour FPGA Intel® Stratix 10® AX |
Radar et contre-mesures électroniques Systèmes de communication |
À la une
Exemples de conception d'applications
Les exemples de conception suivants contiennent des modèles hautement paramétrés avec simulation ou implémentation matérielle fonctionnant avec l'Intel® FPGA Development Board. Pour de plus amples informations, veuillez contacter Intel.
Fiche technique |
Descriptif |
Caractéristiques |
Applications |
Date de publication |
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| Banque de filtres de synthèse de reconstruction parfaite | Cet exemple de conception démontre la mise en œuvre efficace d'une banque de filtres de synthèse, connue sous le nom de canalisateur inversé. Cet exemple montre une implémentation paramétrable dans DSP Builder for Intel FPGA qui peut être adaptée aux applications de l'utilisateur final. Le fonctionnement de la banque de filtres est illustré dans une application de radio cognitive, où une reconstruction parfaite du signal est requise. | Taux d'échantillonnage : 4 GSPS Modulation : QPSK / QAM à 16 états / QAM à 64 états Taux de symbole : 0,125 / 0,25 / 0,5 / 1,0 / 2,0 / 4,0 GSPS (facteur de roulement : 0,15 / 0,25 / 0,5) Numéro de canal : 64 / 128 / 256 reconfigurable en temps réel Traitement de la fréquence pour une application radio Visionneur de signaux Kit de développement pour FPGA Intel Agilex 7 |
Traitement de la fréquence pour une application radio Traitement vidéo et audio Radar Système de guerre électronique (EW) |
Janvier 2024 |
| Canaliseur suréchantillonné avec des entrées se chevauchant spatialement | Il s'agit d'un sous-ensemble du canaliseur de suréchantillonnage SSR à large bande. L'architecture de mise en œuvre d'un canaliseur de suréchantillonnage peut être très différente selon la fréquence d'échantillonnage d'entrée, le nombre de canaux et le nombre d'échantillons superposés. Dans cette architecture, le nombre de canaux FFT est faible et le nombre d'échantillons superposés est inférieur au nombre de chemins parallèles. Les entrées se superposent sur les voies parallèles, d'où le terme de « superposition spatiale ». | Architecture parallèle efficace Entrée complexe ou réelle Horloge de fonctionnement indépendante du taux d'échantillonnage |
Contre-mesures électroniques Radar Systèmes de communication |
Novembre 2023 |
Cette conception comporte une banque de filtres polyphasés développé à l'aide d'un outil de conception DSP Builder for Intel® FPGA destiné aux développeurs DSP. Les données provenant du générateur de signaux sur puce sont transmises au bloc du canalisateur qui comprend un commutateur, des filtres polyphasés, un décaleur circulaire et un bloc FFT. La sortie capturée du canalisateur est téléchargée sur l'hôte et présentée aux internautes, tout en affichant certaines mesures clés de la qualité du signal. La conception du canalisateur suréchantillonné comprend un générateur de signaux intégré, qui peut fournir un stimulus programmable au système du canalisateur, ce qui permet à l'exemple de conception de fonctionner sans générateur de signaux externe et sans ADC. |
Prise en charge du taux d'échantillonnage : 24 GSPS Prise en charge de 256 canaux Infrastructure de traitement des signaux polyphasés Vue spectrale/spectro dynamique Vue de la forme d'onde dans le domaine temporel Mesures des performances RF Générateur de signaux sur puce Kit de développement pour FPGA Intel® Agilex™ |
Radar et contre-mesures électroniques Matériel de test et de mesure Systèmes de communication |
Juin 2022 |
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| L'exemple de conception du formateur de faisceau adaptatif MVDR illustre la mise en œuvre efficace du formage de faisceau adaptatif sur les Intel® FPGA. Le formateur de faisceau adaptatif permet d'obtenir une qualité de signal optimale dans la direction souhaitée, tout en supprimant les interférences dans la direction non souhaitée. Le MVDR est basé sur la méthode Sample-Matrix-Inversion (Échantillon-Matrice-Inversion), où les poids de formation des faisceaux sont calculés à partir de l'observation directe de l'environnement. | Algorithme MVDR Réseau à phase linéaire Taille du réseau 8 et 64 Adaptation multi-faisceaux Interface de programmation des applications (API, Application Programming Interface) Intel® Code Builder for OpenCL™ Kit de développement pour FPGA Intel® Arria® 10 |
Radar Sonar Contre-mesures électroniques Systèmes de communication Réseaux de microphones |
2019 juillet |
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Le canaliseur est un récepteur à large bande qui divise une large bande passante en bandes individuelles d'intérêt. Grâce au gain de traitement, les signaux à faible rapport signal/bruit (SNR, Signal-to-Noise Ratio) peuvent être détectés de manière fiable dans les sous-canaux individuels. |
IP programmable FFT (Fast Fourier Transform) à fréquence d'échantillonnage élevée Banque de filtres programmable polyphasé IP FFT optimisé pour les échantillons d'entrée réels Interface JESD204B vers le convertisseur analogique-numérique (ADC, Analog-to-Digital Converter) AD9208 d'Analog Devices* 3GSPS de 14 bits à double canal. FPGA Intel® Stratix® 10 |
Systèmes de communication à large bande Système de câbles Matériel de mesure |
Septembre 2018 |
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Un exemple de conception de classification de forme d'onde radar Intel est construit pour reconnaître les signatures micro-Doppler uniques de différentes cibles en utilisant un modèle de réseau neuronal à convolution (CNN, Convolution Neural Network). |
Classification du micro-Doppler Reconnaissance en temps réel des formes d'ondes radar Distribution Intel® du kit d'outils OpenVINO™ Carte mère du kit de développement pour FPGA Intel® Arria® 10 |
Véhicules autonomes Radar de surveillance pour les militaires Robotique |
Juin 2018 |
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| Formation d'images dans un radar à synthèse d'ouverture (SAR, Synthetic-Aperture Radar) | Le radar à synthèse d'ouverture (SAR) est une technique utilisée dans les radars modernes pour acquérir des images à haute résolution d'une scène. Les Intel® FPGA permettent de mettre en œuvre une telle technologie, même dans des conditions de contraintes strictes en matière de SWaP. | Formation d'images par rétroprojection globale Architecture de réseau efficace et évolutive Virgule flottante sur FPGA FPGA Intel® Stratix® 10 |
Radar à synthèse d'ouverture (SAR) Sonar à ouverture synthétique (SAS, Synthetic Aperture Sonar) |
Avril 2018 |
La segmentation sémantique est utilisée dans une variété d'applications robotiques d'auto-navigation. L'application consiste à classer le type d'objet auquel appartient chaque pixel de l'image. Cet exemple montre la détection et la segmentation de maisons à partir d'images aériennes. |
Mini démonstration de segmentation sémantique basée sur U-Net Kit de développement pour FPGA Intel® Arria® 10 Ensemble de données SpaceNet Distribution Intel® du kit d'outils OpenVINO™ |
Deep Learning Navigation Surveillance optique Imagerie satellite |
Avril 2018 |
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L'exemple de conception d'une mémoire RF numérique monobit démontre l'utilisation d'émetteurs-récepteurs haute vitesse intégrés dans l'Intel® FPGA comme étape initiale à large bande. |
Récepteur/émetteur monobit Bande passante instantanée 12,5 GHz Tramage numérique Canaliseur numérique FPGA Intel® Stratix® 10 |
Contre-mesures électroniques Intelligence des signaux (COMINT/ELINT) Systèmes de communication |
Mars 2017 |
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L'exemple de conception de la sécurité basée sur les partitions démontre un moyen sûr d'attribuer des clés de sécurité à plusieurs régions partielles cryptées dans l'Intel® FPGA. |
Reconfiguration partielle sécurisée (PR, Partial Reconfiguration) Prise en charge simultanée d'une clé programmable à usage unique (OTP, One-time Programmable) et d'une clé à pile. Outil de sécurité Qcrypt Configuration PR à partir du flash EPCQ Kit de développement SoC avec FPGA Intel® Arria® 10 |
Centre de données / multi-location Automobile Cartes de communication sécurisées informatiques standards (COTS, Commercial Off-the-shelf) Applications nécessitant une sécurité à plusieurs niveaux |
Mars 2017 |
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| Doppler à impulsions | Cet exemple de conception démontre le traitement Doppler par impulsion. Dans une application radar typique, il est nécessaire de calculer et d'identifier les fréquences Doppler. Cela se fait en calculant le FFT sur plusieurs impulsions radar cohérentes. En raison du schéma d'écriture/lecture inhérent aux mémoires dynamiques, l'opération de retournement est inefficace. Cette conception montre comment atténuer le goulot d'étranglement du débit résultant du retournement. |
Mise en œuvre efficace des retournements Point fixe et virgule flottante Exemple FFT pour le Doppler à impulsions |
Contre-mesures électroniques Radar |
Octobre 2016 |
Générateur de bruit gaussien (GNG, Gaussian Noise Generator) |
Cette conception de référence comprend la génération d'un signal de bruit gaussien à large bande en utilisant une approche polyphasée. Le traitement ultérieur du signal vous permet de ne remplir que les bandes spectrales souhaitées, avec une magnitude personnalisée pour chaque bande. | Source de bruit gaussien à large bande - 2,5 GHz Banques de filtres numériques Résolution spectrale fine < 2,5 MHz Contrôle dynamique de la bande et de la magnitude Traitement en virgule flottante dans le FPGA FPGA Intel® Arria® 10 AD9162 - Convertisseur numérique-analogique (DAC) 5GSPS avec interface JESD204B |
Contre-mesures électroniques Radar Systèmes de communication Simulation accélérée par le matériel |
Juin 2016 |
La démonstration de formation de faisceaux FFT génère plusieurs faisceaux simultanément pour le filtrage spatial. Cela se traduit par de meilleures performances, ce qui est une exigence essentielle pour les systèmes en temps réel. |
IP FFT programmable à fréquence d'échantillonnage élevée Formation de faisceau FFT visant un réseau linéaire Formation de faisceau FFT visant un réseau planaire |
Radar Radiologie Radioastronomie |
Avril 2016 |
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L'exemple de conception du solveur de décomposition QR est une mise en œuvre paramétrable conçue pour résoudre des matrices de tailles diverses. L'algorithme basé sur QR présente une bonne stabilité numérique et peut résoudre des systèmes d'équations rectangulaires et surdéterminés. L'algorithme est l'une des premières conceptions de référence complexes à virgule flottante qui met en évidence la faisabilité et les performances de la propriété intellectuelle à virgule flottante sur FPGA. |
Solveur de systèmes d'équations linéaires IP paramétrable et évolutive Accélération de débit Rendement électrique Virgule flottante |
Algorithme de radar et sonar STAP Formateur de faisceaux adaptatif Calcul scientifique Filtrage adaptatif |
Avril 2014 |
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| Le filtre de Kalman étendu (EKF, Extended Kalman Filter) est mis en œuvre sur le SoC Cyclone® V. Il utilise efficacement une architecture hybride, dans laquelle une partie de l'algorithme est déportée sur la matrice FPGA pour augmenter les performances globales du système et décharger le processeur Arm*. | IP de co-processeur matricielle Double les performances du système de processeur† Encombrement compact du FPGA SoC Cyclone V |
Radar et sonar Orientation et navigation Capteurs de navigation inertielle Fusion des données des capteurs Contrôle de moteur |
Février 2014 |
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| Solveur linéaire avec factorisation de Cholesky | L'exemple de conception du solveur de factorisation de Cholesky est une mise en œuvre paramétrable conçue pour résoudre des matrices de tailles diverses. L'algorithme basé sur Cholesky peut résoudre le cas particulier du système d'équations carrées, de manière plus efficace que d'autres algorithmes tels que QR. L'algorithme est l'un des premiers exemples de conception complexe à virgule flottante mettant en évidence la faisabilité et les performances d'une IP à virgule flottante sur FPGA. |
Solveur de systèmes d'équations linéaires IP paramétrable et évolutive Accélération de débit Rendement électrique Virgule flottante |
Algorithme de radar et sonar STAP Formateur de faisceaux adaptatif Calcul scientifique Filtrage adaptatif |
Février 2014 |
L'exemple de conception de la formation de faisceaux à retardement est implémenté dans le kit de développement DSP Stratix V. Le véritable temps de retard est obtenu grâce à un filtre de retard fractionnel avec une résolution fine arbitraire. L'exemple de conception porte sur un système radar pulsé simple mais complet d'émission et de réception avec 32 éléments de réseau phasé. |
Formation de faisceaux à large bande Angle de direction arbitraire Modèle évolutif |
Radar AESA (Active electronically scanned array, Radar à antenne active) Radar, Sonar Radiotélescope à réseau phasé Contre-mesures électroniques |
Février 2014 |
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| Dans un radar à impulsions typique, la compression d'impulsion corrèle le signal reçu avec une forme d'onde connue pour augmenter la résolution de la portée et le rapport signal/bruit. Cet exemple de conception illustre la compression d'impulsion avec la technique de sauvegarde par chevauchement. | Augmentation de la résolution de la portée du radar à impulsions Augmentation du SNR de détection Convolution rapide basée sur le FFT |
Contre-mesures électroniques Radar |
Décembre 2013 |
Archive vidéo
Segmentation sémantique SpaceNet
Segmentation de l'imagerie satellitaire pour classer le type d'objet auquel appartient chaque pixel de l'image. Cet exemple montre la détection et la segmentation de logements à partir d'images aériennes mises en œuvre sur Intel® FPGA.
Conception basée sur les modèles
DSP Builder for Intel® FPGA est un outil basé sur un modèle pour synthétiser des blocs de traitement DSP et IP dans le FPGA. Cette vidéo montre le flux de conception DSP typique et comment le flux basé sur DSP Builder offre une grande amélioration de la productivité pour les concepteurs de systèmes.
Classification des formes d'onde radar
L'une des tâches courantes dans les applications de défense consiste à extraire les paramètres et à classifier les formes d'onde. Dans cette vidéo, nous montrons comment Intel® FPGA a été utilisé pour effectuer la classification d'objets dans un radar en utilisant les retours de signaux micro-Doppler.