Conception de FPGA pour les secteurs militaire, aérospatial et gouvernemental
Exemples de design RF direct
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Vidéo de conception : agilité et fonctionnalités large bande pour les FPGA Intel® série Direct RF
Vidéo sur le cockpit ADC/DAC pour Intel Stratix 10 AX
Vidéo d'exemple de design de canalisateur à large bande
Vidéo d'exemple de conception de formateur de faisceaux à retardement
Fiches solutions |
Descriptif |
Fonctionnalités |
Applications |
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Pour aider les nouveaux utilisateurs à comprendre rapidement les capacités de FPGA Direct RF et permettre une capacité d’évaluation prête à l’emploi, Altera a développé un exemple de conception de cockpit de convertisseur analogique-numérique (ADC) ou de convertisseur numérique-analogique (DAC). Cette conception dispose d’une interface utilisateur graphique (GUI) pour explorer et configurer les blocs de tuiles analogiques avec différents paramètres. Il s’agit notamment de configurer les modes de décimation ou d’interpolation des convertisseurs haut/bas, la fréquence centrale du parcours et des tuners fins, de définir les modes de bouclage, la fréquence d’échantillonnage, etc. |
Taux d'échantillonnage jusqu'à 64 GSPS Configuration des sous-officiers Paramètres des modes de décimation/d'interpolation Visualiseur de formes d'onde ADC Générateur de forme d'onde DAC Synchronisation multi-ports Caractérisation des performances RF Kits de développement Stratix® 10 AX FPGA et Agilex™ 9 |
Évaluation ADC/DAC
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Altera développé un exemple de conception de canalisateur à large bande pour mettre en valeur les capacités de FPGA Direct RF. Cette conception comprend une banque de filtres polyphasée développée à l’aide d’un outil de conception DSP Builder orienté vers les développeurs DSP. Les données du convertisseur analogique-numérique (ADC) sont transmises dans le bloc canalisateur, qui comprend un prototype de filtre polyphasé et un bloc FFT 64 phases 64. | Taux d’échantillonnage 64 GSPS Visionneur spectral dynamique Visionneur de spectrogramme DSP Builder Kits de développement FPGA Stratix® 10 AX FPGA et Agilex™ 9 |
Contre-mesures électroniques Matériel de test et de mesure Systèmes de communication |
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Formateur de faisceaux à retardement | La formation de faisceaux numériques à retardement offre une résolution angulaire arbitraire, des faisceaux simultanés à différents angles et ne fait aucun compromis sur la qualité. Cette conception comprend un filtre de rééchantillonneur à retard fractionnaire à taux d’échantillonnage super élevé dans le moteur à retardement développé à l’aide de l’outil de conception DSP Builder orienté vers les développeurs DSP. Le moteur temporisé comporte quatre instances pour prendre en charge quatre faisceaux simultanés, chaque faisceau étant indépendant et contrôlé séparément. |
Taux d’échantillonnage 64 GSPS Réseau de 8 éléments RX 14 faisceaux avec une bande passante de 1,6 GHz Filtre de retard fractionnel Synchronisation du réseau à commande de phase RX DSP Builder |
Radar AESA (Active electronically scanned array, Radar à antenne active) Radar et sonar Communication à large bande Radioastronomie |
Synchronisation de plusieurs appareils | Pour présenter la capacité de synchronisation Direct RF FPGA, Altera développé un exemple de conception de synchronisation multi-périphériques. Cette conception démontre la liaison de latence déterministe entre deux nœuds de convertisseur analogique-numérique (ADC) ou de convertisseur numérique-analogique (DAC) à l’aide du protocole JESD204C de sous-classe1, l’alignement de latence et l’alignement de phase entre différents ports dans les périphériques locaux et distants. | Taux d'échantillonnage de 51,2 GSPS Synchronisation du réseau à commande de phase RX et TX Interconnexion FPGA déterministe |
Radar AESA (Active electronically scanned array, Radar à antenne active) Radar et sonar Contre-mesures électroniques |
Fonctionnalités à large bande et d'agilité | L’exemple de conception des fonctionnalités à large bande et d’agilité démontre la capacité du saut de fréquence dans les FPGA Direct RF et comment cette capacité, combinée à la surveillance à large bande, peut constituer un avantage significatif pour certaines applications. | Prise en charge d'un taux d'échantillonnage à 64 GSPS Récepteur primaire à large bande : 32 GHz IBW Secondaire à bande étroite : IBW 4 GHz Agilité du saut de fréquence Agilité du flux d'étalonnage ADC Mesure de la latence en temps réel Visionneur de signaux Kits de développement FPGA Stratix® 10 AX FPGA et Agilex™ 9 |
Systèmes de radar Systèmes de guerre électronique (EW) Systèmes de communication |
Classification des formes d'onde | FPGA suite IA peut être utilisée dans FPGA conception pour traiter un flux en temps réel d’un signal analogique. Altera développé un exemple de classification des formes d’onde qui utilise un réseau neuronal spécialement entraîné pour classer le type de modulation du signal RF. Le signal analogique modulé est échantillonné à l’aide d’un convertisseur analogique/numérique intégré, passe par le prétraitement du signal numérique et est introduit dans FPGA IP AI Suite, où l’inférence de réseau neuronal est exécutée. | 1 canal RX sur Stratix 10 AX A-Tile en mode x32 à 48 Gbit/s Application embarquée utilisant une FPGA SoC avec FPGA IP AI Suite Classifiez les signaux RF en temps réel à l’aide d’un réseau neuronal convolutif avec FPGA IP et OpenVINO AI Suite Prétraitement du streaming avec augmentation des données en ligne Ensemble de données EagleNet avec 7 classes de forme d’onde : AM, FM, CW, OFDM, QPSK, Ramp, Bruit de fond Kit de développement FPGA Stratix® 10 AX |
Radar et contre-mesures électroniques Systèmes de communication |
Formateur de faisceaux adaptatif MVDR | Dans cet exemple de conception, l’algorithme MVDR est implémenté. La formation de faisceaux adaptative MVDR utilise des méthodes d’inversion échantillon-matrice (SMI), qui déterminent le poids du réseau d’antennes directement à partir de l’observation. La solution adaptative se trouve à l’aide d’un solveur linéaire de décomposition QR implémenté en mathématiques à virgule flottante sur le FPGA. Les données en temps réel sont échantillonnées à l’aide d’un ensemble de convertisseurs analogiques/numériques intégrés et traitées à l’aide d’IP développée à l’aide du langage DPC++. | Formateur de faisceau adaptatif MVDR Prend en charge un tableau de huit éléments Flux SYCL HLS Kit de développement FPGA Stratix® 10 AX |
Radar et contre-mesures électroniques Systèmes de communication |
À la une
Exemples de conception d'applications
Les exemples de conception suivants contiennent des conceptions hautement paramétrées avec simulation ou implémentation matérielle fonctionnant avec une carte de développement FPGA Altera.
Fiche technique |
Descriptif |
Fonctionnalités |
Applications |
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L’exemple de conception d’un radar marin illustre la mise en œuvre d’un pipeline complexe de traitement du signal numérique sur Agilex™ 5 FPGA. La mise en œuvre est effectuée à l’aide de l’outil DSP Builder qui accélère la productivité du concepteur et offre les meilleures performances DSP sur le FPGA. |
Fréquence porteuse en bande X : 9 410 MHz Portée, largeur d’impulsion, bande passante et fréquence de répétition d’impulsion configurées dans le script de configuration MATLAB* Formation de faisceaux TX/RX avec balayage de faisceau de -60° à 60° GUI de l’hôte MATLAB pour la programmation FPGA, la configuration des paramètres et l’affichage des modèles radar Émulation de signal radar à l’aide de la boîte à outils MATLAB Phased Array System et de la boîte à outils Radar Kit de développement Premium de FPGA Agilex™ 5 série E 065B |
Radar et contre-mesures électroniques Radar météorologique Télédétection et cartographie |
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Cet exemple de conception démontre la mise en œuvre efficace d'une banque de filtres de synthèse, connue sous le nom de canalisateur inversé. Il montre une implémentation paramétrable dans DSP Builder qui peut être ajustée aux applications des utilisateurs finaux. Le fonctionnement de la banque de filtres est illustré dans une application de radio cognitive, où une reconstruction parfaite du signal est requise. |
Taux d'échantillonnage : 4 GSPS Modulation : QPSK / QAM à 16 états / QAM à 64 états Taux de symbole : 0,125 / 0,25 / 0,5 / 1,0 / 2,0 / 4,0 GSPS (facteur de roulement : 0,15 / 0,25 / 0,5) Numéro de canal : 64 / 128 / 256 reconfigurable en temps d’exécution Traitement de la fréquence pour une application radio Visionneur de signaux Kit de développement FPGA Agilex™ 7 |
Traitement de la fréquence pour une application radio Traitement vidéo et audio Radar Système de guerre électronique (EW) |
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Canaliseur suréchantillonné avec des entrées se chevauchant spatialement |
Il s’agit d’un sous-ensemble d’un canaliseur de suréchantillonnage SSR à large bande. L'architecture de mise en œuvre d'un canaliseur de suréchantillonnage peut être très différente selon la fréquence d'échantillonnage d'entrée, le nombre de canaux et le nombre d'échantillons superposés. Dans cette architecture, le nombre de canaux FFT est faible et le nombre d’échantillons superposés est inférieur au nombre de chemins parallèles. Les entrées se superposent sur des chemins parallèles, d’où le terme de « superposition spatiale ». |
Architecture parallèle efficace Entrée complexe ou réelle Horloge de fonctionnement indépendante du taux d'échantillonnage |
Contre-mesures électroniques Radar Systèmes de communication |
Cette conception comprend une banque de filtres polyphasée développée à l’aide de l’outil de conception DSP Builder orienté vers les développeurs DSP. Les données du générateur de signaux sur puce sont transmises dans un bloc canalisateur comprenant le commutateur, les filtres polyphasés, le décaleur circulaire et le bloc FFT. La sortie capturée du canaliseur est téléchargée sur l’hôte et présentée aux téléspectateurs tout en montrant certaines mesures clés de la qualité du signal. La conception du canaliseur suréchantillonné comprend un générateur de signaux sur puce, qui peut fournir un stimulus programmable au système de canaliseur, ce qui permet à l’exemple de conception de fonctionner sans générateur de signaux externe ni ADC. |
Prise en charge du taux d'échantillonnage : 24 GSPS Prise en charge de 256 canaux Infrastructure de traitement des signaux polyphasés Vue spectrale/spectro dynamique Vue de la forme d'onde dans le domaine temporel Mesures des performances RF Générateur de signaux sur puce Kit de développement FPGA Agilex™ |
Radar et contre-mesures électroniques Matériel de test et de mesure Systèmes de communication |
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L’exemple de conception du formateur de faisceau adaptatif MVDR montre une implémentation efficace du formage de faisceau adaptatif sur FPGAs. Le formateur de faisceau adaptatif permet d’obtenir une qualité de signal optimale dans la direction souhaitée tout en supprimant les interférences provenant de la direction non souhaitée. Le MVDR est basé sur la méthode d’inversion de matrice d’échantillon, où les poids de formation de faisceaux sont calculés à partir de l’observation directe de l’environnement. |
Algorithme MVDR Réseau à phase linéaire Taille du réseau 8 et 64 Adaptation multi-faisceaux Intel® Code Builder for OpenCL™ Application Programming Interface (API) (API) Kit de développement FPGA Arria® 10 |
Radar Sonar Contre-mesures électroniques Systèmes de communication Réseaux de microphones |
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Le canaliseur est un récepteur à large bande qui divise une large bande passante en bandes individuelles d’intérêt. Grâce au gain de traitement, les signaux à faible rapport signal/bruit (SNR, Signal-to-Noise Ratio) peuvent être détectés de manière fiable dans les sous-canaux individuels. |
IP programmable FFT (Fast Fourier Transform) à fréquence d'échantillonnage élevée Banque de filtres programmable polyphasé IP FFT optimisé pour les échantillons d'entrée réels Interface JESD204B vers le convertisseur analogique-numérique (ADC, Analog-to-Digital Converter) AD9208 d'Analog Devices* 3GSPS de 14 bits à double canal. Stratix® 10 FPGA |
Systèmes de communication à large bande Système de câbles Matériel de mesure |
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L’exemple de conception de classification de forme d’onde radar est construit pour reconnaître les signatures micro-Doppler uniques de différentes cibles à l’aide d’un modèle de réseau neuronal à convolution (CNN). | Classification du micro-Doppler Reconnaissance en temps réel des formes d'ondes radar Distribution Intel® du kit d'outils OpenVINO™ Carte mère du kit de développement Arria® 10 FPGA |
Véhicules autonomes Radar de surveillance pour les militaires Robotique |
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Formation d'images dans un radar à synthèse d'ouverture (SAR, Synthetic-Aperture Radar) |
Le radar à synthèse d’ouverture (SAR) est une technique utilisée dans les radars modernes pour acquérir des images à haute résolution de scènes. Altera FPGAs permettent une telle technologie, même dans des conditions de contraintes strictes en matière de SWaP. |
Formation d'images par rétroprojection globale Architecture de réseau efficace et évolutive Virgule flottante sur FPGA Stratix® 10 FPGA |
Radar à synthèse d'ouverture (SAR) Sonar à ouverture synthétique (SAS, Synthetic Aperture Sonar) |
La segmentation sémantique est utilisée dans une variété d'applications robotiques d'auto-navigation. L'application consiste à classer le type d'objet auquel appartient chaque pixel de l'image. Cet exemple montre la détection et la segmentation de maisons à partir d'images aériennes. |
Mini démonstration de segmentation sémantique basée sur U-Net Kit de développement FPGA Arria 10 Ensemble de données SpaceNet Distribution Intel® du kit d'outils OpenVINO™ |
Le Deep Learning Trafic : Surveillance optique Imagerie satellite |
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L’exemple de conception d’une mémoire RF numérique monobit démontre l’utilisation de FPGAs avec des émetteurs-récepteurs haute vitesse intégrés comme étape initiale à large bande. |
Récepteur/émetteur monobit Bande passante instantanée 12,5 GHz Tramage numérique Canaliseur numérique Stratix® 10 FPGA |
Contre-mesures électroniques Intelligence des signaux (COMINT/ELINT) Systèmes de communication |
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L’exemple de conception de la sécurité basée sur les partitions démontre un moyen sûr d’attribuer des clés de sécurité à plusieurs régions partielles chiffrées dans le FPGA. |
Reconfiguration partielle sécurisée (PR, Partial Reconfiguration) Prise en charge simultanée d'une clé programmable à usage unique (OTP, One-time Programmable) et d'une clé à pile. Outil de sécurité QCrypt Configuration PR à partir du flash EPCQ Arria® 10 FPGA avec kit de développement SoC |
Centre de données / multi-location Automobile Cartes de communication sécurisées informatiques standards (COTS, Commercial Off-the-shelf) Applications nécessitant une sécurité à plusieurs niveaux |
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Cet exemple de conception démontre le traitement Doppler par impulsion. Dans une application radar typique, les fréquences Doppler doivent être calculées et identifiées. Cela se fait en calculant le FFT sur plusieurs impulsions radar cohérentes. En raison du schéma d’écriture/lecture inhérent aux mémoires dynamiques, l’opération de retournement est inefficace. Cette conception montre comment atténuer le goulot d’étranglement du débit causé par le virage. |
Mise en œuvre efficace des retournements Point fixe et virgule flottante Exemple FFT pour le Doppler à impulsions |
Contre-mesures électroniques Radar |
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Générateur de bruit gaussien (GNG, Gaussian Noise Generator) |
Cette conception de référence comprend la génération d’un signal de bruit gaussien à large bande en utilisant une approche polyphasée. Le traitement ultérieur du signal vous permet de ne remplir que les bandes spectrales souhaitées, avec des magnitudes personnalisées pour chaque bande. |
Source de bruit gaussien à large bande - 2,5 GHz Banques de filtres numériques Résolution spectrale fine < 2,5 MHz Contrôle dynamique de la bande et de la magnitude Traitement en virgule flottante dans le FPGA Arria® 10 FPGA AD9162 - Convertisseur numérique-analogique (DAC) 5GSPS avec interface JESD204B |
Contre-mesures électroniques Radar Systèmes de communication Simulation accélérée par le matériel |
La démonstration de formation de faisceaux FFT génère plusieurs faisceaux simultanément pour le filtrage spatial. Cela se traduit par de meilleures performances, ce qui est une exigence essentielle pour les systèmes en temps réel. |
IP FFT programmable à fréquence d'échantillonnage élevée Formation de faisceau FFT visant un réseau linéaire Formation de faisceau FFT visant un réseau planaire |
Radar Radiologie Radioastronomie |
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L'exemple de conception du solveur de décomposition QR est une mise en œuvre paramétrable conçue pour résoudre des matrices de tailles diverses. L'algorithme basé sur QR présente une bonne stabilité numérique et peut résoudre des systèmes d'équations rectangulaires et surdéterminés. L'algorithme est l'une des premières conceptions de référence complexes à virgule flottante qui met en évidence la faisabilité et les performances de la propriété intellectuelle à virgule flottante sur FPGA. |
Solveur de systèmes d'équations linéaires IP paramétrable et évolutive Accélération de débit Consommation d'énergie optimisée Virgule flottante |
Algorithme de radar et sonar STAP Formateur de faisceaux adaptatif Calcul scientifique Filtrage adaptatif |
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Le filtre de Kalman étendu (EKF, Extended Kalman Filter) est implémenté sur le FPGA SoC Cyclone® V. Il utilise efficacement une architecture hybride, dans laquelle une partie de l'algorithme est déportée sur la matrice FPGA pour augmenter les performances globales du système et décharger le processeur Arm*. |
IP de co-processeur matricielle Double les performances du système CPU Encombrement compact du FPGA FPGA SoC Cyclone® V |
Radar et sonar Orientation et navigation Capteurs de navigation inertielle Fusion des données des capteurs Contrôle de moteur |
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L'exemple de conception du solveur de factorisation de Cholesky est une mise en œuvre paramétrable conçue pour résoudre des matrices de tailles diverses. L'algorithme basé sur Cholesky peut résoudre le cas particulier du système d'équations carrées, de manière plus efficace que d'autres algorithmes tels que QR. L'algorithme est l'un des premiers exemples de conception complexe à virgule flottante mettant en évidence la faisabilité et les performances d'une IP à virgule flottante sur FPGA. |
Solveur de systèmes d'équations linéaires IP paramétrable et évolutive Accélération de débit Consommation d'énergie optimisée Virgule flottante |
Algorithme de radar et sonar STAP Formateur de faisceaux adaptatif Calcul scientifique Filtrage adaptatif |
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L’exemple de conception de la formation de faisceaux à retardement est implémenté dans le kit de développement DSP Stratix® V. Le véritable temps de retard est obtenu grâce à un filtre de retard fractionnel avec une résolution fine arbitraire. L'exemple de conception porte sur un système radar pulsé simple mais complet d'émission et de réception avec 32 éléments de réseau phasé. |
Formation de faisceaux à large bande Angle de direction arbitraire Modèle évolutif |
Radar AESA (Active electronically scanned array, Radar à antenne active) Radar, Sonar Radiotélescope à réseau phasé Contre-mesures électroniques |
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Dans un radar à impulsions typique, la compression d’impulsion corrèle le signal reçu avec une forme d’onde connue pour augmenter la résolution de la portée et le rapport signal/bruit. Cet exemple de conception illustre la compression d'impulsion avec la technique de sauvegarde par chevauchement. |
Augmentation de la résolution de la portée du radar à impulsions Augmentation du SNR de détection Convolution rapide basée sur le FFT |
Contre-mesures électroniques Radar |
Archive vidéo
Segmentation sémantique SpaceNet
Segmentation de l'imagerie satellitaire pour classer le type d'objet auquel appartient chaque pixel de l'image. Cet exemple montre la détection et la segmentation de logements à partir d'images aériennes mises en œuvre sur Intel® FPGA.
Conception basée sur les modèles
DSP Builder for Intel® FPGA est un outil basé sur un modèle pour synthétiser des blocs de traitement DSP et IP dans le FPGA. Cette vidéo montre le flux de conception DSP typique et comment le flux basé sur DSP Builder offre une grande amélioration de la productivité pour les concepteurs de systèmes.
Classification des formes d'onde radar
L'une des tâches courantes dans les applications de défense consiste à extraire les paramètres et à classifier les formes d'onde. Dans cette vidéo, nous montrons comment Intel® FPGA a été utilisé pour effectuer la classification d'objets dans un radar en utilisant les retours de signaux micro-Doppler.