La spécification d'interface LPC (Low Pin Count) pour les anciennes E/S a facilité la transition de l'industrie vers des systèmes sans ISA. Les principales améliorations de la révision 1.1 de la spécification de l'interface LPC sont l'inclusion de cycles de la mémoire du microprogramme et l'ajout de la capacité de lecture multioctets.

L'interface LPC permet aux anciens composants E/S de la carte mère, généralement intégrés dans une puce Super E/S, de migrer du bus ISA/X vers l'interface LPC, tout en conservant une compatibilité logicielle totale. La spécification LPC offre plusieurs avantages importants par rapport au bus ISA/X, tels que la réduction du nombre de broches pour une conception plus facile et plus économique. La spécification de l'interface LPC est transparente sur le plan logiciel pour les fonctions E/S et compatible avec les appareils périphériques et applications existants.

La spécification de l'interface LPC décrit les transactions de mémoire, d'E/S et DMA. Contrairement à l'ISA qui fonctionne à 8 MHz, cela utilisera l'horloge PCI 33 MHz et sera compatible avec des procédés en silicium plus avancés. Les concepteurs de mobiles bénéficieront également du nombre réduit de broches car cela utilise moins d'espace et de puissance et est plus efficace thermiquement. La révision 1.1 de la spécification de l'interface LPC et un accord de licence de brevet réciproque et libre de redevance associé peuvent être téléchargés ci-dessous.

Spécification de l'interface LPC des chipsets Intel®