Présentation
| Noyau IP | Catégorie des noyaux IP |
|---|---|
| Nios V/g Processor Intel FPGA IP | Processors and Peripherals |
| IOPLL Intel FPGA IP | PLL |
| Reset Release Intel FPGA IP | Configuration and Programming |
| JTAG to Avalon Master Bridge Intel FPGA IP | Memory Mapped |
Description détaillée
La conception démontre le contrôle synchrone d’un maximum de deux moteurs synchrones à aimants permanents triphasés (PMSM) ou de moteurs CC sans balais (BLDC). Vous pouvez adapter la conception à d’autres types de moteurs. Pour plus de simplicité, le Drive-On-Chip for Intel Agilex® 7 Devices est publié avec une carte mère et un modèle de moteur synthétisés et programmés dans la même structure FPGA éliminant le besoin d’une configuration de moteur physique. Le modèle de moteur et de carte d’alimentation a été conçu à l’aide du DSP Builder Advanced Blockset d’Intel. Le modèle résultant est inclus dans cet exemple de package de conception. L’utilisateur n’a besoin que d’un kit de développement de FPGA Agilex® 7 pour exécuter l’exemple. Le moteur et le modèle de puissance aident à régler et à tester le système de contrôle avant d’utiliser un étage de puissance physique. Le modèle de moteur et de carte d’alimentation est basé sur l’ancienne carte Intel® Tandem Motion 48V, décrite dans AN773 et AN669.