PCIe* Hard IP R-Tile
R-Tile est une tuile FPGA complémentaire qui prend en charge les configurations PCIe* jusqu'à 5.0 x16 en modes Point de terminaison, Port racine et Contournement de paquet de couche de transaction. Les configurations PCIe 3.0, 4.0 et 5.0 sont nativement prises en charge. R-Tile prend également en charge jusqu'à 16 canaux SerDes via une interface PHY pour PCIe (PIPE) 5.1.1 en mode Architecture SerDes.
R-tile sert de tuile d'accompagnement pour les appareils Intel® Agilex™ série I.
Guide de l'utilisateur R-tile Avalon® Streaming Intel® FPGA IP pour PCIe ›
Guide de l'utilisateur des exemples de conception R-tile Avalon® Streaming Intel® FPGA IP pour PCIe ›
PCIe* Hard IP R-Tile
Conformité aux normes et aux spécifications
- Spécifications de base PCIe 5.0. Rév. 5.0, 1.0
- Spécifications de PIPE Serdes (SerDes-mode) 5,1
- L'IP matérielle R-Tile PCIe a passé les tests de conformité PCI-SIG lors de l'atelier du 22 avril. Reportez-vous à la liste des intégrateurs PCI-SIG.
Caractéristiques
- Comprend une pile de protocoles complète, notamment les couches de transaction, de liaison de données et physiques, mise en œuvre comme IP renforcée.
- Prise en charge du mode PIPE
- Prise en charge native des configurations PCIe* 3.0/4.0/5.0 avec prise en charge des configurations 1.0/2.0 via le lien down-training.
- Prend en charge les modes Port racine et Point de terminaison.
- Prise en charge du mode TL-Bypass pour activer la fonctionnalité port UP ou port Down afin de travailler avec l'infrastructure PCI Switch IP.
- Prend en charge divers modes EP et RP à liaisons multiples dans des configurations x8 et x4 de plus faible largeur
- Prend en charge le mono canal virtuel
- Prend en charge jusqu'à 512 octets de capacité de chargement maximale (MPS).
- Prend en charge jusqu'à 4096 octets (4 Ko) de taille de lecture maximale (MRRS).
- Prise en charge de divers modes de synchronisation : Common Reflect, Independent Refclks avec et sans spectre étalé (SRIS, SRNS)
- Rapport d'erreur avancé PCIe*
- Prend en charge les états d'alimentation PCIe D0 et D3.
- Prend en charge le mode IP matérielle autonome qui permet à l'IP matérielle PCIe de communiquer avec l'hôte avant que la configuration du FPGA et l'entrée en mode utilisateur ne soient terminées.
- Configuration du cœur FPGA via la liaison PCIe (CVP Init et CVP Update).
Caractéristiques multifonctions et virtualisation
- Prise en charge de SR-IOV (8 PF, 2K VFs pour chaque point de terminaison)
- Prise en charge de VirtIO via l'interface d'interception de configuration
- Prise en charge évolutive des E/S et de la mémoire virtuelle partagée (SVM) (futur)
- Service de contrôle d'accès (ACS)
- Interprétation du routage alternatif-ID (ARI)
- Réinitialisation du niveau de fonction (FLR)
- Prise en charge de l'indice de traitement TLP (TPH)
- Prise en charge des services de traduction d'adresses (ATS)
- ID de l'espace d'adressage du processus (PasID)
Caractéristiques de l'interface utilisateur
- Interface Avalon® streaming (Avalon-ST)
- Interface de paquets utilisateur avec en-tête, données et préfixe séparés.
- Interface de paquets utilisateur quadruple segmentée, capable de gérer jusqu'à quatre TLP dans un cycle donné (cœur x16 uniquement).
- Prise en charge étendue des tags.
- Prise en charge des tags 10 bits (768 tags en circulation (x16) / 512 tags en circulation (x8/x4) maximum à tout moment, toutes fonctions confondues).
Caractéristiques de débogage IP
- Kit d'outils de débogage comprenant les caractéristiques suivantes :
- Informations sur le protocole et l'état de la liaison.
- Capacités de débogage de base et avancées, notamment l'accès aux registres PMA et la vue d'ensemble.
Support du pilote
- Pilotes de l'appareil Linux
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Documentation
Prise en charge des périphériques et des kits de développement matériel
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